不再缩小晶体管，芯片靠“折叠”提速

当你用手机刷完一条10秒短视频时，芯片里的电信号已经完成了上亿次传输。过去60年，我们靠把晶体管越做越小来提升这个速度——从指甲盖大小的芯片只装得下几十个晶体管，到现在塞进几百亿个。但现在，晶体管已经小到快触及原子的物理极限，再缩小下去，电子会像幽灵一样“穿墙而过”，让芯片彻底失效。2026年5月，上海一场行业研讨会上，一条新的技术路线被正式提出：不用再跟原子死磕，我们可以“折叠”芯片的逻辑，让信号跑更快的路。

从“缩小尺寸”到“压缩时间”的转向

你可以把传统芯片想象成一座摊平的城市，晶体管是一个个小商铺，信号是在街道上跑的快递员。过去我们靠把街道和商铺越建越小，在同样的土地上塞更多商铺——这就是摩尔定律的“几何缩微”。但当街道窄到快递员转身都困难，再缩小就会导致拥堵和混乱。

新提出的“时间缩微”思路，相当于给这座城市修垂直电梯：不再执着于把商铺做小，而是把原本分散在平面上的核心功能区叠起来，让快递员不用绕远路，直接走垂直通道。这里的核心指标是时间常数τ——信号从一个晶体管传到另一个的时间。τ越小，芯片反应越快。

直给的技术逻辑是：

1. 把原本平面布局的电路分层堆叠
2. 用垂直连接替代长距离水平走线
3. 减少信号传输的电阻和电容损耗
4. 最终让相同面积的芯片，信号速度提升数倍

逻辑折叠：给芯片搭“立体迷宫”

支撑“时间缩微”的核心技术是逻辑折叠。如果说传统芯片是一张画满线路的A4纸，逻辑折叠就是把这张纸反复对折，让原本隔着老远的线路贴在一起——当然，实际操作要精密得多：工程师会把芯片里最常用的计算单元，比如AI运算的核心模块，拆分成多层垂直堆叠，用纳米级的垂直导线连接，而不是让信号在平面上绕大圈。

这种设计并非凭空出现。此前全球厂商尝试的3D封装技术，是把做好的芯片像积木一样叠起来；而逻辑折叠更彻底，在芯片设计阶段就把电路按功能分层，相当于从“搭积木”变成“盖摩天楼”。据称，采用该技术的芯片，信号传输路径能缩短90%以上，时间常数τ可降低至传统设计的1/5。

但这并非没有代价。多层堆叠会让芯片的热量更难散出，就像把好几台电脑塞进一个机箱；同时，分层设计对芯片制造的精度要求极高，任何一层的微小误差都可能导致整个芯片失效。目前该技术已在数百款芯片上实现量产，但要覆盖高端手机芯片，还需要解决热管理和良率控制的难题。

后摩尔时代的“突围路线”

摩尔定律的本质从来不是“晶体管越小越好”，而是“用更低的成本获得更高的性能”。当缩小晶体管的成本高到无法承受——比如一条3nm制程的生产线要花上百亿美元——行业就必须寻找新的性价比突破口。

“时间缩微”路线的优势在于，它不需要最先进的极紫外光刻机，能在成熟的7nm制程基础上实现接近1.4nm制程的性能。这意味着更多厂商能参与到高端芯片的竞争中，而不是被少数掌握先进制程的企业垄断。据测算，到2031年，采用该技术的芯片，每平方毫米可容纳超过2亿个晶体管，与1.4nm制程的密度相当，但成本仅为后者的1/3。

不过，这条路线也面临生态的挑战。传统的芯片设计工具都是为平面布局开发的，要适配逻辑折叠的分层设计，需要重新开发整套EDA工具链；同时，产业链的封装、测试环节也需要升级技术，才能支撑多层芯片的制造需求。

从1965年摩尔提出那个著名的预言，到今天晶体管逼近物理极限，半导体行业走了60年的“缩小”之路。现在，“折叠”成了新的关键词。

这不仅仅是技术路线的转变，更是一种思维的突破：当我们无法再向微观尺度索取性能，就转向对空间和时间的重新整合。芯片的未来，不在更小，而在更巧。

或许用不了多久，你手里的手机芯片就会变成一座“立体城市”，信号在垂直的通道里飞速穿梭，而你在刷视频、玩游戏时感受到的流畅，正是这场技术转向带来的改变。